|
|
|
|
|
|
|
|
|
|
|
страницы:
1
2
3
4
5
Текущая страница: 1
|
|
Задание 1. По выбранной элементной базе и адресам 8-разрядных регистров ввода и вывода и 2-разрядного регистра ввода-вывода представить принципиальную схему подключения портов к системной шине ISA.
Магистраль ISA была разработана специально для персональных компьют6еров типа IBM PC AT и является фактическим стандартом для всех изготовителей этих компьютеров.
Магистраль ISA относится к демультиплексированным (то есть имеющим раздельные шины адреса и данных) 16-разрядными системными магистралями среднего быстродействия. Обмен осуществляется 8- или 16-разрядными данными. Максимальный объем адресуемой памяти составляет 16Мбайт (24 адресные линии). Максимальной адресное пространство для устройств ввода-вывода – 64Кбайта (16 адресных линий), хотя практически все выпускаемые платы расширения используют только 10 адресных линий (1Кбайт). Магистраль поддерживает регенерацию динамической памяти, радиальные прерывания и прямой доступ к памяти.
Структурная схема подключения устройств показана на рисунке 1.1. (стр.2).
Основными сигналами управления в схеме являются: IOR, IOW, AEN, IRQ N.
IOR - строб чтения данных из устройств ввода-вывода.
IOW – строб записи данных в устройства ввода-вывода.
AEN (разрешение адреса) – используется в ПДП для сообщения всем платам расширения, что производится цикл ПДП.
IRQ N – сигналы запроса радиальных прерываний.
В магистрали ISA для каждого подключаемого устройства забронированы конкретные адреса, наше устройство не является стандартным, поэтому для его адресации используем резервные адреса: 360h – регистр ввода, 361h – регистр вывода, 362h – регистр ввода-вывода.
Для адресации конкретного устройства используем дешифратор адреса (ДшА). К нему подведены старшие биты адреса (SA2-SA9). И управляющий сигнал AEN. Младшие биты адреса (SA0-SA1) включены в дешифратор управляющих сигналов (ДшУС). Для дешифрации управляющих сигналов используются сигналы IOR и IOW.
На выходе ДшУС образуются сигналы чтение регистра ввода (ЧтРВв), запись в регистр вывода (ЗпРВыв), чтение регистра ввода-вывода (ЧтРВ/В) и запись в регистр ввода-вывода (ЗпРВ/В). В таблице 1.1. показан принцип образования сигналов управления.
Таблица 1.1.
Управляющие сигналы/ Сигналы ISA
ЧтРВв
ЗпРв
ЧтРВ/В
ЗпРВ/В
SA0
0
1
0
0
SA1
0
0
1
1
IOR
0
1
0
1
IOW
1
0
1
0
В приемопередатчик (ПП) поступают восьмиразрядные данные (SD0-SD7) и сигнал разрешения чтения (IOR).
В регистры ввода (РгВв) и вывода (РгВыв) восьмиразрядные, управляются сигналами ЧтРВв и ЗпРВыв соответственно. Регистр ввода/вывода (РВ/В) двухразрядный, управляется сигналами ЗпРВ/В и ЧтРВ/В.
Кроме того, регистры ввода и ввода/вывода управляются сигналом запись в регистр ввода из периферийного устройства.
Принципиальная схема устройства показана на рисунке 1.2.(стр.4).
Дешифратор адреса реализован микросхемами К1533ЛН1, К1533ЛА2 и К555ЛЛ1. В дешифраторе используется простая логика, поэтому описывать подробно принцип образования сигналов не имеет смысла.
Дешифратор управляющих сигналов реализован на микросхеме К1533ИД3, которая представляет собой дешифратор - демультиплексор с 4 на 16.
Согласно таблице истинности этой микросхемы и таблице 1.1. были определены выводы, с которых снимаем управляющие сигналы.
Приемопередатчик реализован на микросхеме К1533АП6, представляющей из себя двунаправленный восьмиразрядный шинный усилитель с тремя состояниями выхода.
Регистры ввода и вывода собраны на микросхемах К1533ИР22, а регистр ввода/вывода – на ИМС К1533ИР34.
Задание 2. Клавиатуру, содержащую 16х6 клавиш, подключить к интерфейсу Multibus с помощью соответствующих портов, необходимых для сканирования клавиш контактного типа. Представить подробную структурную схему с указанием всех управляющих сигналов.
Схема подключения устройства показана на рисунке 2.1 (стр.6). Устройство работает по прерыванию, т.е. если не нажата ни одна клавиша, то устройство в работу не включается.
Несколько узлов структурной схемы уже были использованы и описаны в задании 1. В данном случае используется интерфейс MULTIBUS, который имеет следующие сигналы управления: IORC –чтение порта; IOWC- запись в порт. Обмен осуществляется в режиме квитирования с формированием исполнителем ответного сигнала XACK.
Управляющими сигналами для дешифратора адреса (ДшА) служат адреса А2-А9, формирующие сигнал SEL. Младшие биты адреса (A0-A1) включены в дешифратор управляющих сигналов (ДшУС). Для дешифрации управляющих сигналов используются сигналы IORС и IOWС.
На выходе ДшУС образуются сигналы ВклБуф, ВклР12, ЗпР1, ЗпР2, ВклАП5, которые будут описаны ниже.
На приемопередатчик (ПП) поступают восемь разрядов данных (Д0-Д7), управляется он сигналами SEL и IORC.
В структурной схеме ФСК – формирователь сигнала квитирования.
Регистры RG1 и RG2 – регистры сканирования.
В исходном состоянии регистры сканирования отключены от клавиатуры сигналом ВклР12. К клавиатуре подключены буферные элементы (ИМС К555ЛП10), через которые выходы К0-К15 клавиатуры включены на землю. Микросхема КР1533АП5 отключена от шины данных ВД0-ВД5. Т.к. ни одна клавиша не нажата, то на выходе логического элемента (ИМС К1533ЛА2) уровень логического нуля.
Текущая страница: 1
|
|
|
|
|
 |
Предмет: Информатика
|
 |
Тема: Интерфейсы и периферийные утройства |
 |
Ключевые слова: Интерфейсы, комп-ры, утройства, Multibus шина ISA MFM, MFM, Multibus, ISA, Программирование и комп-ры, периферийные, Интерфейсы и периферийные утройства, Программирование, шина |
|
|
|
|
|
|
|
|
|
|
